PCIE密碼卡

高速電路時鐘信號頻率較高，時鐘信號的抖動、漂移、畸變對系統(tǒng)有很大影響，高速PCB的設(shè)計就要求信號波形受干擾要小。所以，要優(yōu)先考慮系統(tǒng)的時鐘分配和走線等問題。高速時鐘信號要優(yōu)先布線，其中首要考慮系統(tǒng)的主時鐘信號線，走線要盡可能的短，走直線，且避免過孔，為防止時鐘與電源之間的干擾，時鐘信號也要避開電源部分。當同一電路板上用到多個不同頻率的時鐘時，兩根不同頻率的時鐘線不能并行走線，而對于多個器件使用同一頻率時鐘信號，可采用蜘蛛型、樹狀型、分枝型時鐘分配網(wǎng)絡(luò)。

高速信號布線，布線是在布局之后，按照原理圖連線設(shè)計銅箔的走線。在布線過程中，也可適當合理調(diào)整布局盡量使連線短，從而減少串擾。在高速數(shù)字信號布線時，靠近多電源層的信號層布線應(yīng)遠離電源，高速密碼卡通過PCIE插槽與PC機進行高速數(shù)據(jù)信號的傳輸，采用關(guān)分對走線，可盡量避免信號完整性問題。差分信號中間一般不能加地線，否則會***差分對信號之間的耦合效應(yīng)。而差分信號布線完成之后，可在PCB高速信號周圍進行敷銅，將空余沒有走線的部分用接地導(dǎo)線全部鋪滿，能夠提高電路的抗干擾能力。保持差分對的對稱性是PCB布線的關(guān)鍵，若關(guān)分對長度不匹配，降低傳輸速率的同時也會影響系統(tǒng)讀寫數(shù)據(jù)準確性。為保證系統(tǒng)在同一周期議取數(shù)據(jù)有效，差分信號的延遲差需保持在允許范圍內(nèi)，所以其布線長度必須嚴格等長。為此，設(shè)計蛇形走線按照系統(tǒng)時序要求調(diào)節(jié)可解決這一問題。

軟件系統(tǒng)包括linux系統(tǒng)和主控程序，所述linux系統(tǒng)運行于所述arm處理器的一個核內(nèi)，所述主控程序運行于所述arm處理器的另外一個核內(nèi)，所述主控程序，所述主控程序包括初始化模塊，用于初始化arm處理器、初始化pl側(cè)fpga，鑒別固件和密碼卡數(shù)據(jù)的完整性，驗證各個密碼算法芯片是否正常工作，實現(xiàn)密碼卡初始化功能；密鑰管理模塊，用于實現(xiàn)三級密鑰體系管理、備份***管理；權(quán)限控制模塊，用于實現(xiàn)身份鑒別，實現(xiàn)管理權(quán)限，操作權(quán)限和審計權(quán)限分離，確保密碼卡使用安全；密碼算法芯片控制模塊，用于實現(xiàn)各個密碼算法芯片的訪問控制；文件管理模塊，用于實現(xiàn)密碼卡上的文件管理；備份***模塊，用于實現(xiàn)密碼卡的備份***機制。

進一步地，所述第三密碼算法芯片的一個管腳外接毀鑰按鍵，其余管腳被所述密碼卡的保護罩壓住，當有外力強行***所述保護罩時，會及時銷毀第三密碼算法芯片內(nèi)部的密鑰。

進一步地，還包括主機，所述密碼卡通過所述pcie接口與主機接，所述主機內(nèi)包括api接口和驅(qū)動程序，在實際應(yīng)用時，應(yīng)用層通過調(diào)用所述api接口以獲取各種密碼服務(wù)，所述api接口根據(jù)所述應(yīng)用層的業(yè)務(wù)請求對數(shù)據(jù)進行格式封裝，并通過所述驅(qū)動程序?qū)⒎庋b后的數(shù)據(jù)傳送給所述密碼卡，所述密碼卡通過調(diào)用主控程序的對應(yīng)模塊進行處理，再通過所述驅(qū)動程序獲取所述密碼卡傳送回來的結(jié)果并返回給所述應(yīng)用層。